Verilog中parameter和define的区别?-知识问答社区-代码-血鸟社区

Verilog中parameter和define的区别?

1、define:作用: 常用于定义常量可以跨模块、跨文件; 范围:整个工程; 概念:可以跨模块的定义,写在模块名称上面,在整个设计工程都有效。

一旦`define指令被编译,其在整个编译过程中都有效。例如,通过另一个文件中的`define指令,定义的常量可以被其他文件调用,直到遇到 `undef; 2、 parameter:作用: 常用于模块间参数传递; 范围: 本module内有效的定义; 概念:本module内有效的定义,可用于参数传递; 如果在模块内部定义时无法进行参数传递, 若在模块名后照下面这样写则可以进行传递

请登录后发表评论

    没有回复内容